MSI Entegre Devreleri ile Ardışıl Devre Tasarımı

Karadeniz Teknik Üniversitesi
Mühendislik-Mimarlık Fakültesi
Bilgisayar Mühendislig̃i Bölümü
Sayısal Tasarım Laboratuvarı
MSI ENTEGRE DEVRELERİYLE ARDIŞIL DEVRE TASARIMI
Ardışıl devreler içerig̃inde flip flop mantıg̃ı içeren MSI türü entegre devreler kullanılarak tasarlanabilirler. Bu deneyde MSI entegre devrelerine örnek olarak sayıcılar
ve Register türü bellek elemanları kullanılarak ardışıl devre tasarımı incelenecektir.
1
Sayıcılırla Senkron Ardışıl Devre Tasarımı
Asenkron sayıcı ve senkron sayıcı olmak üzere sayıcı entegre devreleri iki temel yapıda
tasarlanmaktadır. Şekil 1 de 74LS163 4-Bitlik senkron sayıcısının iç yapısı ve ilgili entegrenin bacak bag̃lantıları ve çalışma işlevi gösterilmektedir.
QD QC Q Q
B
A E
. 74S163
Dd D Db Da
c
4 Bitlik Sayici
Yetki
Clear
Load
Clear
0
1
1
1
Load
X
0
1
1
Yetki
X
X
0
1
Q+
D
0
DD
QD
Şu
Q+
C
0
DC
QC
andaki
Q+
Q+
B
A
0
0
DB
DA
QB
QA
durum +1
Saat
Figure 1: 74LS163 Entegre devresi ve işlem tablosu.
Şekil 2.a X girişli bir ardışıl devre için durum grafig̃ini göstermektedir. Bu durum
grafig̃inin gösterdig̃i olay bir ardışıl devre problemidir. İlgili ardışıl devre problemini sembolize eden bu durum grafig̃i sayıcının sahip oldug̃u yükleme (Load) ve sıfırlama (Clear)
girişleri de kullanılarak daha ekonomik ardışıl devre tasarımı gerçekleştirilebilir. Bunun
için örnek olarak 74LS163 entegre devresi bu deneyde incelenecektir. Ardışıl devreyi sayıcı
kullanarak tasarlamak için aşag̃ıdaki işlemleri uygulamamız gerekir.
• Tasarlanılmasi istenen problemdeki istenenleri yerine getirebilen durum grafig̃ini
üretiniz.
• Durum grafig̃indeki akış için binary durum atamlarını yapınız.
• Durum deg̃erlerinin lojik-0 olması gerektig̃i yerlerde Clear (Sıfırlama) girişini aktif
duruma getiriniz..
1
S0
000
X=0,1
S6
110
X=0
X=1
X=0,1
S1
001
X=0
X=0,1
D
S5
101
S2
010
X=0
X=1
X=1
B
A
D
d
S3
011
D
c
D
b
C
X
PT
74LS163
X=1
S4
100
C
Clear
D
Load
a
A‘
B
X‘
A
1
X=0
C
X‘
B
C
Clock
Figure 2: a) Bir ardışıl devre problemini sembolize eden durum grafig̃i. b) Sayıcıyla
tasarlanmış ardışıl devre.
• Durum grafig̃i akışında durumlara atanan deg̃erlere göre eg̃er bir fazla deg̃er olan
sayısal deg̃ere geçmek gerekirse entegre sayıcı devresinin normal saydırma fonksiyonunu kullanınız.
• Durum grafig̃indeki geçişlerde eg̃er normal sayma ile ilgili atanan deg̃ere geçilemiyorsa
entegre sayıcısının Load (Yükleme) girişini aktif hale getirerek durumun gitmesi
gereken ikili degeri Da , Db , Dc , Dd girişlerine uygulayınız.
Yukarıda verilen aşamalara göre işlem gerçekleştirilirse Şekil 2.b deki devre elde edilir.
(Not: İlgili durum grafig̃i işleminden sonraki işlemler burada gösterilmedi. Deneye gelmeden önce bu işlemleri bir kag̃ıt üzerinde yaparak geliniz.)
2
Kaydedicilerle (Registers) Data Transferi
Sayısal sistemlerde, registerlar arasında ileri geri yönde data transferleri sıklıkla geçekleştirilebilmektedir.
Bu deneyde 3-Durumlu lojike sahip Registerlarla data transferinin nasıl gerçekleştirildig̃i
donanımsal olarak incelenecektir.
Şekil 3.a. FlipFlop çıkışlarında 3-durum bufferlı 8 tane D flip flop ları içeren 74LS374
entegre devre registerini göstermektedir. İlgili entegredeki bufferlar EN=0 olunca yetkilendirilmektedir. Bu octal registerin sadeleştirilmiş yapısı şekil 3.b de gösterilmektedir.
Şekil 4 de ise dört octal registerdan birisinin içerig̃inin beşinci octal registera nasıl aktarılabileceg̃i gösterilmektedir. A,B,C, ve D registerlarının çıkışları ortak bus a paralel
olarak bag̃lanmıştır. G registerinin D flip flop girisleride bus‘a bag̃lanmıştır. Ayrıca herbir Registerın yetkilendirme ucu ise bir decoder tarafından üretilebilen dört yetkilendirme
hatlarına bag̃lanmıştır. Buna göre data akış işlemi şu şekilde olmaktadır;
2
EN
8
Q1
Q2
Q7
Q8
D7
D8
EN
74LS374
Clock
D1
D2
8
CK
Figure 3: 74LS374 Octal Register Lojik Diyagramı.
Register
G
Bus
ENA
Clock
8
8
Register
A
ENB
8
Register
B
E
F
ENC
8
Register
C
END
8
Register
D
Decoder
Figure 4: 3-Durumlu lojik ile Data Transferi.
• EF = 00 ise, A Registerının içerig̃i G Registerına transfer edilir,
• EF = 01 ise, B Registerının içerigi G Registerına transfer edilir,
• EF = 10 ise, C Registerının içerig̃i G Registerına transfer edilir,
• EF = 11 ise, D Registerının içerig̃i G Registerına transfer edilir.
3
DENEYİN YAPILIŞI
1) 74LS163 senkron sayıcısını kullanarak 0 - 15 arasında saymasını gerçekleştiriniz. Sayıcının
çıkışlarını deney setindeki Led lere, ve saat girişini ise deney setinde var olan saat girişini
1 sn olarak ayarlayınız.
3
2) 74LS163 sayıcısı ve minimum sayıda lojik kapı kullanarak
a) 5 - 15 arasında sayabilen devreyi tasarlayınız ve deney seti üzerinde kurarak çalıştırınız.
b) Ayni işlevleri 0-13 arasında sayabilen sayıcı tasarimi ve gerçekleştirmesi içinde yapınız.
3) Şekil 2.a daki durum grafiğine benzer tarzda, en az 4 tane durum içeren istediğinz bir
durum tablosu oluşturunuz. Durum tablonuzdaki durumlar arasındaki X girişinden dolayi
oluşan geçişlerinizden bir kaç tanesi sıralı atanmıs durumlara uğramadan gerçekleçsin.
İstenen bu koşullarda bir durum tablosu üretiniz. Bu tablodaki ardışıl devreyi 74LS163
sayıcısı ve minimum sayıda lojik kapılar kullanarak tasarımınızın teori çalışmasını tamamlayın. Tasarladığınız devreyi deney seti üzerinde çalıştırınız.
3) Üç durumlu lojike sahip 74LS374 Register entegrelerini kullanarak Şekil 4 de gösterilen Data transfer işlemini gerçekleştiriniz.
4
SORULAR
1) 4-Bitlik bir asenkron seviye-modlu çalışan sayıcının tasarımıyla senkron çalışan sayıcı
devresi tasarımı sonuçlarını karşılaştırınız.
2) 74LS163 entegresi içinde var olan kaydırmalı kaydedicilerin çalışmasını açıklayınız.
3) Veri transferi nedir ve bilgisayardaki lojik üniteler arasunda veri transferlerinin nasıl
gerçekleştiğini örneklerle ifade ediniz.
4) 3-Durumlu lojik nedir? 3-Durumlu lojik özelliğine sahip lojik elemanları hangi uygulamalarda mutlaka kullanmanız gerektiğini nedenlerini vererek açıklayınız.
5) Seri giriş ve seri çıkışı olan mealy türü ardışıl devre, girişine uygulanan BCD sayının
10’lu tümleyenini çıkış olarak üretmesi isteniyor. (N sayısının 10’lu tümleyeni (10-N) dir.)
Seri giriş ve seri çıkışta en anlamsız bit ilk önce olacak şekilde seri data akışı olmalıdır.
Açıklanan bu mealy türü ardışıl devreyi 74S163 senkron sayıcısını ve en az sayıda lojik
kapıları kullanarak tasarlayarak gerçekleştiriniz.
4